隨著AI算力集群的極速擴容、800G/1.6T光模塊的批量商用、CPO（共封裝光學）技術的落地，以及5G-A組網的全域提速，硬件系統的數據傳輸速率已全面邁入超高速時代。

在這個時代，高速硬件早已告別了“有頻率就行”的粗放階段。傳統單端CMOS晶振由于抖動大、抗干擾能力弱，在10Gbps以上的SerDes、PAM4高速鏈路中極易引發眼圖惡化、鏈路重訓、丟包誤碼等問題。差分輸出+飛秒級（fs）超低抖動晶振，已然成為新一代高速設備的核心準入門檻。

針對行業普遍時序痛點，賽思全新一代超低抖動差分晶振（DXO）正式發布，以國產化高可靠時序方案，全面適配光通信、AI算力服務器、移動通信等多賽道場景。

賽思差分晶振

重磅上新：賽思差分晶振新品系列正式發布

賽思全新推出超低抖動系列差分晶振，圍繞高速數據傳輸、復雜電磁環境、寬溫工業應用和高精度時鐘同步等場景需求進行優化，以差分輸出結構、低抖動特性和穩定頻率輸出能力，為400G /800G/1.6T光模塊、下一代AI算力高速互聯，提供國產化高可靠時鐘器件方案。

Part 02

全場景適配：適配高速互聯六大場景

不止于光模塊，該系列新品精準適配高速互聯六大核心場景，解決各領域時序難題：

1. 高速光模塊（400G/800G/1.6T等）：模塊內部DSP、CDR、TIA、激光驅動器等核心器件共用一顆晶振作為基準時鐘。由于PAM4眼圖裕量極小，參考時鐘抖動稍大就會導致CDR誤碼率惡化。賽思DXO系列156.25MHz 典型相位抖動低至 44fs，頻率覆蓋 25MHz?625MHz，能夠確保眼圖張開度不被晶振拖后腿。

2. AI 服務器/GPU 集群：高密度板上GPU、NVLink、PCIe 6.0并存，電源噪聲強，時鐘樹需要混合三種差分電平，選型與布板難度高。賽思DXO系列提供 LVPECL/LVDS/HCSL三種差分電平、1.8V/2.5V/3.3V 三檔供電多種選型，單顆器件為固定電平電壓，選配不同料號即可覆蓋整板時鐘樹設計需求，省BOM、省面積、省濾波。

3. 數據中心交換機/路由線卡：數據中心強制風冷熱區溫度可達85℃以上，且光口密度翻倍，時鐘器件既要扛高溫又要塞進毫米級縫隙。賽思超低抖動DXO溫度范圍可擴展至-40~+125℃，同時2520 微型封裝仍保持44fs超低抖動，適配 QSFP-DD/OSFP 前端和交換機 ASIC 周邊布局。

4. 5G-A/6G 基站：戶外基站通常要求設備在125℃高溫環境不宕機。且當前高頻差分晶振海外管制，無線前傳122.88/156.25 MHz頻點受限。賽思DXO能夠提供-40~+125℃寬溫支持與自主可控的供貨保障，可緩解基站供應鏈焦慮。

5.工業高速采集：工業現場電機、開關電源存在強電磁干擾，且工業側ADC/DAC采樣對時鐘邊沿質量敏感，時鐘抖動會直接轉化為采樣誤差。賽思DXO差分信號能夠有效抑制共模干擾，飛秒級超低抖動能為高速數據采集卡提供純凈采樣時鐘，減少采樣失真，保障采集數據真實可靠。

6.PCIe設備接口/企業級SSD：PCIe 4.0/5.0/6.0、CXL 與企業 SSD 控制器對 REFCLK 抖動極敏感，超標即引發重訓練、吞吐下降等問題。賽思DXO系列產品支持HCSL差分輸出，可直連PCIe 5.0/6.0、CXL等高速接口的參考時鐘輸入，降低接口重傳概率，提升存儲設備吞吐與長期運行可靠性。

打通算力網絡底層時序，加速高級器件國產落地

過去，156.25MHz及以上低抖動差分晶振多由海外料號占據，交期長、合規變量大，是很多硬件團隊的心病。尤其隨著海外對高頻時鐘器件出口管制趨嚴，高級晶振的供應鏈安全已成為行業共同關注的焦點。

依托賽思40000㎡自營晶振產線，賽思新一代超低抖動差分晶振新品，打通「器件設計 → 晶片選型 → 工藝調校 → 可靠性驗證」全流程，關鍵指標對標國際同類產品，且實現量產供貨，可緩解高級元器件供貨壓力。

賽思部分晶振產線

除本次發布DXO系列之外，賽思多款不同規格差分晶振也將進入量產階段，覆蓋更多頻率、封裝與工況需求，為高速互聯硬件提供更多國產化選型，后續新品動態敬請持續關注。